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2009年度低功耗技术发展报告(2009 Low Power IC Design Survey)

从现在(2017年初)的观点来看,这篇报告的部分内容过时了,但是整体结构还是比较适合的。希望今年有时间能够出一版更新的版本。 简介 低功耗设计的最根本驱动力是集成电路芯片的功耗随着工艺的进步不仅没有下降反而不断上涨。因为晶体管速度和集成度的上升速度超过了电路单次翻转所消耗能量的下降速度,所以单位面积芯片的功耗在迅速上升。而根据ITRS的预测,固定电源供电设备和移动设备中芯片的功耗发展趋势如图表 1所示。从中我们不难看出,各类芯片的各种功耗都在不断飞速上升,已经成为芯片设计者不容小觑的问题。 图表 1:芯片功耗的发展趋势:固定电源供电设备(左)和移动设备(右) 图表 2:不同工艺下芯片功耗发展趋势 同时,随着工艺的进步,提升晶体管速度的难度在不断增加,导致晶体管延时的下降幅度不断减小,如图表 2所示。因此为了继续提升电路的整体性能,芯片设计者不断引入新技术来弥补晶体管速度的不足。例如,使用低介电常数(Low-K)的电介质和低电阻率的金属线(铜金属线)。除此之外,许多其他技术的引入会进一步增加功耗,例如使用SOI(Silicon-on-Insulator)衬底材料、增加载流子迁移率(Strained Silicon)和提高电磁场强度(Overdrive技术)。这些新技术的引入不仅增加了单位面积内功耗的总量,还增加了漏电功耗在整体功耗中的比重,从而使得一些移动应用迫切需要进行低功耗设计。 时至今日,如何降低动态功耗是现在几乎所有IC设计者关注的焦点之一。对于使用电池供电的移动应用而言,降低芯片功耗能够延长产品的续航时间。这是一个非常具有诱惑力的特性。对于使用固定电源供电的应用而言,降低芯片功耗也能带来许多好处。例如,可以降低设备成本,因为能够使用更便宜的封装;能够达到更高的性能,因为芯片温度下降了。对于企业级数据存储和通信基站这样的系统而言,降低功耗更能够节约巨大的成本,因为可以使用更便宜的制冷系统。 功耗的基础概念 功耗的分类 图表 3:功耗的分类 如图表 3所示,我们将功耗分为动态功耗、短路功耗和漏电功耗。动态功耗为图中红色线条,当PMOS管开启时,为负载电容CL充电的电流引起的功耗。短路功耗为图中绿色线条,当输入信号发生翻转时,PMOS和NMOS会同时处于半开启状态,此时流经PMOS和NMOS的电流引起的功耗。漏电功耗为稳定状态下,MOS管的漏电涓电流(图中黄色线条)引起的功耗。 从公式中我们可以看出,动态功耗与短路功耗均与翻转概率、频率和电压成正比。 EDA工具功耗报告的分类 在EDA工具的功耗报告中,功耗被分成三类:翻转功耗Switching,内部功耗Internal和漏电功耗Leakage。其中的漏电功耗很好理解,而翻转功耗与内部功耗与我们前面所提到的动态功耗和短路功耗稍有不同。 由于EDA流程是基于标准单元的设计方法,所以翻转功耗与内部功耗是针对标准单元来说的。我们知道每个电路节点都有寄生电容,因此也会有动态功耗。EDA工具的功耗报告中所提及的内部功耗就是当输入发生变化时,标准单元内部逻辑门的功耗损失,包括内部节点的动态功耗和内部MOS管的短路功耗。而翻转功耗指的是当输出发生变化时,标准单元对连线负载节点充电所引起的动态功耗。需要注意的是,单元A对单元B的输入端口PORT_IN进行充电所引起的动态功耗计算在内部功耗之列。 能量限制 vs. 功耗限制 在低功耗设计领域有两种不同的应用需要区分清楚:能量限制的应用和功耗限制的应用。能量限制的应用有手机、笔记本、MP3等由电池供电的设备;功耗限制的应用有RFID等由电磁场供电的设备。 如图表 4所示,能量是由电流的面积积分决定的,所以能量限制的应用需要考虑的是一定时间范围内(通常是指工作和待机时间),其能量消耗(电流随时间的积分乘以电压)尽可能小。而峰值功耗则仅仅由电流的最大值决定,所以功耗限制的应用需要考虑的是瞬态电流(由于片上电容的存在,考虑一个微小时间片内的电流积分)小于电源能提供的最大电流。 图表 4:能量 vs. 功耗 这两种应用的功耗优化策略稍有不同,但是这样的不同之处是非常关键的。对于能量限制的应用而言,应该首先保证每次操作都是有效操作,并尽可能降低每次操作时消耗的能量。至于这些有效操作何时发生并不是非常重要。而对于功耗限制的应用而言,应该在时间上尽可能分散操作,不让芯片的峰值功耗超过供电源能提供的最大功耗值,但是刻意使得某一时刻功耗非常低也是没有意义的。 本文的结构 在本文中,我们将首先讨论RTL级和门级(Gate-Level)下的一些优化策略。 能够归类于RTL级的低功耗技术比较少,因为在这一级大部分的优化都与具体的设计有直接的联系,所以能够提取出通用的方法并不多,主要是一些通用的在RTL编码中应该注意的问题。 现今的数字电路设计通常都是基于标准单元的设计方法,所以在门级我们主要关注一些可以借助EDA工具的优化策略和门单元的低功耗设计。 从前面的介绍中我们可以看到,动态功耗和短路功耗都与电压有直接的联系。所以降低电源电压是最直接也是最有效的低功耗设计手段。所以在接下来的一节我们将对这一类的设计方法进行讨论。有一些技术虽然还处于学术界的研究范畴,还没有在工业界大展拳脚,我们仍然需要对它们进行适当关注。 在现今的芯片设计中,时钟网络消耗了大量的功耗,必要对这一部分进行独立思考和优化。有不少低功耗技术的优化目标就是时钟网络。这部分内容我们将在之后进行介绍。 最后,我们将关心漏电功耗的优化策略,了解学术界和工业界对这部分功耗的优化成果。虽然在我们的应用中并不需要特别关注漏电功耗,但是这也是芯片功耗的一个重要组成部分,特别是对于手机这一类的手持移动设备而言更是如此。 RTL级优化策略 RTL代码优化 在RTL级,大部分对于低功耗优化策略都与实际的设计有密切的关系。需要RTL工程师对于代码综合以后的结果有清晰的认识。在这里我们将首先提出一些针对RTL代码的优化策略。虽然说某些设计精良的综合工具能够帮助我们实施某些优化,但是为了以防万一,也为了缩短综合工具的优化时间,我们应该在设计RTL代码时就将这些优化策略考虑进去。 提取公因子 尽可能找出计算中重复使用的公因子进行重用,有的时候我们需要根据实际情况进行一些功能相等的转换。需要注意的是,综合工具对某些类型的公因子不敏感,所以我们应该在RTL设计中进行预处理。 优化前if (test) y0 = a + b; else y1 = … Continue reading 2009年度低功耗技术发展报告(2009 Low Power IC Design Survey)

Reading Note of “Closing gap between ASIC and Custom Design”

Chapter 1: Custom vs. ASIC 1. Microarchitecture pros: better pipeline cons: less choices (ASIC can compare different microarchitecture choices with much less effort) 2. Timing overhead pros: latch-based pipeline 3. logic style pros: dynamic logic 4. logic design pros: more layout aware (ASIC is catching up fast with adoption of DCT, and can try out … Continue reading Reading Note of “Closing gap between ASIC and Custom Design”

A Hierarchy UPF Driven Low Power Flow in a 28nm Semi-Custom Design

My SNUG paper 1. Introduction Low power is becoming more and more important in IC design for all kinds of applications. High power consumption means expensive chip packaging and cooling system, which lead to higher prices. In mobile electronic devices, high power consumption reduces the battery life as well as the popularity among customers. For … Continue reading A Hierarchy UPF Driven Low Power Flow in a 28nm Semi-Custom Design